Обязанности
Участие в разработке и верификации сложных IP модулей под руководством ментора/старшего инженера.
Требования
Минимальные требования:
Практический опыт разработки RTL (ASIC/FPGA);
Уверенный пользователь RTL симулятора (any vendor);
Хорошее знание Verilog/SystemVerilog;
Дополнительным преимуществом будет:
Владение скриптовыми языками (perl/tcl/shell), make;
Опыт работы с системами контроля версий.
Опыт программирования на С/ASM;
Знакомство с архитектурой и набором команд хотя бы одного современного процессора;
Уверенное знание Linux на уровне пользователя;
Знание английского языка на уровне чтения технической документации.
Условия
Оформление по ТК РФ;
Гибкий рабочий график, возможна частичная занятость;
Интересная и перспективная работа;
Оплачиваемый отпуск и больничный;
Быстрый профессиональный рост;
Возможность публикаций и поездок на конференции.